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5G 无线技术随时随地畅连无阻
更新于2015-09-14 16:07:39 文章出处:与非网
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随着 5G 通信市场初现端倪,无线设备制造商转向使用基于赛灵思 FPGA 的仿真系统。

作者:David Squires 

业务开发副总裁

BEEcube,国家仪器下属公司 

david.squires@ni.com 

正当无线运营商为提高盈利水平而争先恐后向消费者提供新业务、新设备,增加带宽和业务方案之际,基础设施企业也在竞相把构成新一代无线通信基础的 5G 设备投入实用。为将这种 5G 无线基础设施变为现实,近期被国家仪器收购的 BEEcube 公司利用赛灵思FPGA  Zynq®-7000 All Programmable SoC  5G 设备制造商提供新的仿真系统和移动手持终端仿真器。BEE7  nanoBEE 正在提升设计团队的创新力和生产力,这样他们就能领先竞争对手把 5G 技术投放市场。 

在详细介绍 BEEcube 基于 FPGA 的新款产品之前,我们先简单介绍一下无线通信行业对 5G 市场的愿景和该市场面临的技术挑战。

 

5G 愿景 

构建无线行业未来的关键部分就是 5G 无线网络的大规模部署。5G 的首要目标旨在支持千倍容量增长,支撑至少 1000 亿台设备的连接需求,为单个用户提供 10Gbps 数据速率。此外,这些新网络能够在人、机器和设备之间提供大规模低时延连接。5G 网络有望从 2020 年开始部署。通过演进 LTE 和 Wi-Fi 等现有无线射频接入技术,并结合全新技术可打造出 5G 无线接入技术。 

虽然业内已设定 5G 的最终目标,但究竟如何实现这些目标是一个需要投入数十亿美元才能解决的问题。世界各地的众多企业都正在开发 5G 基础设施设备以及通过 5G 进行通信的大量先进设备。

5G 的详细技术方案虽然尚未确定,但有几件事是很明确的。未来的无线系统将利用通过大规模 MIMO 提供的空间分集,以及波束成形和相关技术,更高效地发挥现有带宽的作用。新分配的频谱将专门用于蜂窝通信,增大整体信道容量。通过载波聚合技术和新频带,将实现更高的用户吞吐量。城市蜂窝站点的密度将增大,同时功耗要求将降低,给定区域的频谱利用率也将显著提高。核心网络将增加云在数据和控制方面的用途。

由于 5G 标准尚未制定,如果企业能使用拥有海量 I/O 且计算功能强大的 FPGA 平台来演示正常运行的“无线”系统,将有助于让其思路和规格为国际标准组织所采用。这些平台能实现快速原型设计,便于在现场使用真实数据测试算法并连续运行数天或数周。 

 

理想的无线基础设施原型设计平台   

没有单个平台能够满足对 5G 原型设计的全部要求。但已经能够明确关键要求。 

数据吞吐量提升 1,000 倍会给所有 5G 通信硬件带来压力。所有原型平台的容量密度必须能够扩展到数十 TBps,接入数百条光纤,并支持数十 GS 的 RF 模拟数据。

实现大规模 MIMO 中使用的众多天线与扇区上的高阶调制方案所需的 DSP 处理能力极高。需要数万个乘法累加器(MAC)单元。 

随着新型通信系统日趋复杂,除最大型 OEM 厂商外,不是所有的 OEM 厂商都能保有其全部 IP。拥有包括大规模 MIMO、CPRI、多波形和 LTE-Advanced 协议栈在内的丰富IP集可以显著加速开发进程(见侧边栏)。

全球各地的运营商都在努力把尽量多的处理推送到云端。这一努力可充分利用数据中心的规模效益,而且通过这样做,可以降低每次调用的处理成本。高效连接至云端需要 10GE、40GE 或 PCIe® 接口。 

编程模型必须支持现有的主要 C 语言、C 语言转逻辑门、VHDL、Verilog 设计流程和各种高级建模环境(LabVIEW 和 MATLAB®/Simulink® 属于两种最常见的)。

在时钟方面,为了保持高信息密度的宽带无线信号的完整性,该硬件必须能够从 CPRI 或同步以太网提取嵌入式时钟,同时还能够清除时钟,并在高达 6GHZ 的 ADC 采样频率下使设备的机架保持时钟抖动低于 300fs。 

为应对这些挑战,BEEcube 已开发出一个名为 BEE7 的功能强劲的新型仿真平台。该平台可充分发挥赛灵思 Virtex®-7 FPGA 的业界一流特性。

 

BEE7 平台架构  

BEE7 平台是 BEEcube 全新设计的,用来满足上述新一代通信系统要求的高端架构。下面我们将详细介绍 BEE7,并了解如何用一个平台解决 5G 原型设计问题。 

在开发高级无线原型设计架构时,您所面临的一个最大挑战就是连接。需要快速高效传输的数据量极为庞大。BEE7 原型设计系统的核心是赛灵思 XC7VX690T。该器件将 80 个串行收发器和 3,600个 DSP Slice 结合在一起,让 690T 成为高级无线应用的世界一流引擎(对原型和对早期现场试用均是如此)。

图 1:ATCA 机架上的 BEE7 刀片,用于要求最严苛的 5G 无线应用(包括 C-RAN、大规模 MIMO 和毫米波)的原型设计和现场测试。

图 1 是BEE7 刀片。注意:ATCA 板型通常用于电信行业。这样便于把 BEE7 用于现有的基站箱中,供现场试用。四个 690T FPGA 采用图 2 所示的方式连接。四个 FMC 插槽把每个 FPGA 都连接到一个高性能模拟卡上,支持 5.6Gsps 的采样率。总容量为 64GB 的 DDR3 存储器既可用来采集数据,也能用作广播数据的缓冲器。该存储器在原型设计的初期阶段极为有用。设计团队可使用国家仪器的 LabVIEW 或 The Mathworks 的 MATLAB 来创建仿真向量,然后将它们下载到系统存储器中以供回放,或是对采集的数据进行详细分析。

图 2:本 BEE7 互联架构图显示了 10Gbps 通道的数量。 
每 FPGA 总串行收发器连接速率为 800Gbps。

690T 器件中串行收发器的额定传输速率为 13.1Gbps。电信中使用的许多标准都以 10Gpbs 为中心,比如 10 千兆位以太网和 CPRI(接口速率:8),这也是我们在 BEE7 中使用的性能指标。这样每个 FPGA 都能提供 800Gbps 的连接速率,具体分配如图 2 所示。 

下面我们介绍 BEE7 原型设计环境的具体方面和设计过程中需要做出的部分利弊权衡和设计决策。

 

点对点连接  

BEE7 架构的目标之一是提供尽可能低的数据流时延和有保证的流吞吐量。使用共享总线架构根本无法实现这些目标,因为总线上的不同客户会在任何给定时间连接到总线上,增大时延,并干扰其他用户使用的真正流环境。因此,BEE7 使用点对点连接模型来取而代之。 

高速串行解串器是 BEE7 环境中数据传输的骨干。通过精心调试 PCB 走线宽度、介电材料厚度、通孔布局和尺寸,可提供点对点 100 欧姆传输线,从而确保最佳性能和信号完整性。在许多情况下,高性能走线埋设在内层板中,以降低 EMI 辐射,同时更容易通过 CE 认证或 FCC 审批。 

从 BEE7 刀片到其他设备(包括其他 BEE7 刀片)的连接可分为三个类别:短于三米、超过 300 米和居于其间。

对短于三米的链接,可以使用铜缆连接,而且这肯定是成本最低的替代方案。使用 SFP+ 或 QSFP 连接器加上短跳线电缆,就可以在 BEE7 环境中使用,而且推荐用一个设备机架中的刀片对刀片通信。对长至 300 米的较长距离,短距光通信可提供性价比最高的替代方案。BEE7 内置有短距光学模块。图 2 所示的是每个 FPGA 有 12 条串行解串器通道连接到模块间光收发器(iMOT)。这些接口都布置在 BEE7 刀片的正面,用于通过通用公共无线接口(CPRI)直接与旁边的远端射频单元(RRH)相连。 

较长距离则需要特殊的长距光收发器。这种收发器无需使用中继器即可传输长达 40 公里的距离。这些收发器可以方便地插入后端转换模块(RTM)的 SFP+ 和 QSFP 连接器中,用于距离 BEE7 超过 300 米的 RRH。

从 RTM 到 BEE7 ATCA 刀片的总连接速率为 640Gbps;从前端 iMOT 连接器到 BEE7 ATCA 刀片的总连接速率为 480Gbps。如果不需要模拟 I/O,使用合适的 FMC 卡就可额外提供 320Gbps。

在设计串行解串器时通常遇到的挑战包括如何解决延迟、校准和计时等问题。BEEcube 的 BPS 软件能够在启动时进行自动校准,且抽象掉串行解串器的大部分底层细节。这样设计 BEEcube 中的串行解串器相对简单直观,因为每个多千兆位收发器(MGT)的延迟特性均类似 FIFO。

 

计时问题 

在分布式系统中,如果让时钟和数据分开传输,将很难进行长距离传输。CPRI 等标准是无线领域中从远程射频单元向基带处理单元传输数据的规范。恢复的嵌入式时钟(例如在 CPRI 中)一般具有低劣的相噪特性。BEE7 基于 PLL 的特殊电路能将这种相噪降至 300fs 以下。这些时钟相乘即可生成 GHz 级采样时钟,同时将相噪保持在 300fs 以下。 

灵活的时钟可分配给模拟 FMC 卡(对采样时钟最为关键)和 FPGA。

 

RF 考量因素  

高达 6GHz 的直接 RF 采样和综合长期以来一直是软件定义无线的发展目标,但直到最近高速 DAC 和 ADC 的问世,它们才得以现实。BEEcube 已经开发出一个模块架构,可通过连接到主板的 FMC 卡支持高性能模拟接口。 

目前采样速率高达 5.6Gsps 的模块现已开始供货,利用该模块可直接综合 2GHz 频谱或对其数字化并在该模块和 FPGA 主板间往返传输,以满足调制/解调及其它处理要求。该模拟 FMC 卡支持第一和第二奈奎斯特域,因此用户可以核验低于 2GHz 的整个频谱,或是更高频率范围内的 2GHz 频谱块。 

高速 DAC 和 ADC 极难有效地集成到现实系统中。它们采用交错布局以实现最高性能,同时要求极为稳定的时钟,时钟抖动应低于 500fs。在使用 307.2MHz 基准时钟的情况下,当测得的相噪分布在 100Hz 到 10MHz 范围内时,BEE7 平台提供的典型时钟抖动不足 300fs。这些 DAC 和 ADC 也需要特殊的训练序列,在向高速器件推送数据或从高速器件拉取数据时,需要把数据选通信号的相位设置为最大数据完整性。BEEcube 的平台能在开发板第一次启动时完成所有的训练序列。因此开发人员无需关注这些底层细节,从而实现“开箱即用”操作。

 

设计流程和IP  

C/C++、MATLAB、VHDL、Verilog、LabVIEW 和 Simulink 在新一代 5G 设计的开发中均发挥一定的作用。BEEcube 平台一直具有设计工具无关性,便于设计人员使用自己偏好的任何设计流程。当所有基础问题都从工具流角度入手解决时,重点迅速转向IP。 

BEEcube 为构建高性能通信设计提供众多必要的底层接口。在赛灵思支持 CRPI 和 PCIe 的同时,BEEcube 提供 10Gb 和 1Gb 以太网内核,并结合用于实现 FPGA 间内部通信的赛灵思 Aurora 内核同步版。此外,提供到板载 DDR 存储器的接口以及标准 FIFO 和 Block RAM 接口。

高级 IP 模块是加快设计流程的有力途径。侧边栏对此进行了详细探讨。

 

nanoBEE--用户设备解决方案  

BEE7 可提供基础设施解决方案所需的大规模连接和 DSP 处理能力。有没有一种工具可以仿真手持终端(或行业术语说的用户设备(UE)?)手持终端需要适中的 DSP 处理能力和互联,很有可能在移动测试中使用电池运行,拥有高度集成的 MAC 并内置较高层协议处理能力。 

5G 用户设备的物理层必须高度灵活,对任何典型的处理器架构而言都极具挑战性,但对 Zynq 7100 器件中的 2,020 个 DSP Slice 来说,实现物理层非常简单直观。在 Zynq 7100 SoC 中实现 10Gbps 的用户设备连接也比较简单直观。 

Zynq 系列中的两个 A9 ARM® 内核使其理想适用于用户设备仿真器。这两个内核可实现 MAC 和较高的协议层。大部分现有移动电话都使用 ARM 处理器,因此企业能够把大量现有的代码库重复用于较高层处理。ARM 内核和可编程架构的紧密集成,可保持低时延并提升性能。将 Zynq SoC 及其他 nanoBEE 硬件的功耗保持在 5w 以下,这意味着您可以用电池组为产品供电,对测试用户设备仿真器来说绝对是利好。

nanoBEE 使用相同的功率放大器、同向双工器、输入滤波器和其他信号链元件来提供能在大多数 LTE-A 频带上以及在无许可的 2.4GH 和 5GHz 频带上工作,同时符合 3GPP 协议标准的用户设备仿真器。 

图 3:nanoBEE 是设计用于加快新一代无线产品开发进程的终端仿真系统。

图 3 所示的 nanoBEE 从概念到产品推出,总共用时不到 18 个月。

 

眺望五年之后  

众多 5G 技术挑战赛正在如火如荼进行中。我们距离商用还有五年时间,但随着标准逐渐固定,许多企业需要对这些新兴算法和应用进行原型设计。将赛灵思 FPGA 和 Zynq SoC 器件与 BEEtube 等公司提供的商用 5G 原型设计平台相结合,相比采用定制原型设计平台进行开发,可节省大量开发时间。这些工具便于系统架构师和设计人员集中精力寻找最佳架构与算法,而不是把精力放在设计平台的架构设计工作上。这些工具也便于电信运营商加快早期试用,获得对新系统、算法和网络架构的经验。 

根据我们对 2020 年 5G 广泛部署的展望,很有可能大多数 OEM 厂商届时会销售基于赛灵思 FPGA 和 All Programmable SoC 的生产设备。5G 物理层的硬件复杂性很难保证 ASIC 实现方案不存在硬件缺陷,能足够灵活地满足不断发展变化的标准。让硬件“软化”是最聪明的 OEM 厂商的明智选择。

如需进一步了解 BEEcube 的解决方案(和其母公司国家仪器的解决方案),欢迎参加 8 月 3 日到 6 日在德州奥斯汀举办的国家仪器周活动:http://www.ni.com/niweek。  

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