Verilog HDL 结构描述

• 结构描述 : 用已有的功能单元和基本单元电路来描述待设计模块的功能。
   • 已有功能单元 ；
   • primitives（基本单元） :
      Verilog语言已定义的具有简单逻辑功能的功能模型；
      用户可以定义基本单元（UDP）。
• Verilog HDL 用结构描述表示一个逻辑图；
• 用已有的元件构造。

• 结构描述，通过连接简单元件来构成更为复杂的元件。
• 在描述中使用元件，是通过建立这些元件的实例来完成的。
• 上一页MUX是没有反馈的组合电路，使用中间或内部信号将门连接起来。忽略了门的实例名，同一种门的所有实例可以在一个语句中实例化。
• 上一页latch是一个时序元件，其输出反馈到输入上。没使用内部信号。使用了实例名并且对两个nor门使用了分开的实例化语句。
  

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