第5节 FPGA设计基本原则（4）

同步设计原则

• 异步电路：
  --使用组合逻辑电路实现；
  --没有统一的时钟信号；
  --容易产生毛刺。
• 同步时序电路：
  --使用组合逻辑和触发器实现电路功能；
  --主要信号和输出信号都由时钟驱动触发器产生；
  --避免毛刺，信号稳定；
• 从资源使用角度，推荐使用同步设计：
  --在ASIC设计中，同步电路比异步电路占用更大的面积；
  --FPGA中，以逻辑单元衡量电路的面积，同步设计不比异步设计浪费资源；
• 延时设计方面：
  --异步电路中延时靠门延时来实现，难预测；
  --同步电路使用计数器或触发器实现延时；
• 时钟信号的质量和稳定性决定了同步时序电路的性能。FPGA内部有专用时钟资源：
  --全局时钟布线资源
  --专用时钟管理模块（DLL、PLL等）
• 目前的商用FPGA都是面向同步电路设计而优化的，在其上实现的异步电路并不能充分体现出异步电路应有的优势。
• 同步时序电路可以很好地避免毛刺，提倡在设计中全部使用同步逻辑电路。
• 不同时钟域之间的接口需要同步。

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