Verilog HDL与VHDL的比较

• 设计的建模和抽象能力
• 对大型设计的管理能力
• 运算能力
• 参数化能力
• 生成重复结构的能力
• 数据类型
• 编码效率
• 设计的可重用性
• ……

Verilog HDL与VHDL的比较（1）

设计描述的能力

• 两种语言基本相当；
• VHDL语言的高层建模和抽象能力比Verilog语言稍强；
• Verilog对门级以下的物理建模能力稍强；
  
  
  
  

Verilog HDL与VHDL的比较（2）

对大型设计的管理能力

• VHDL可用库和程序包、配置语句、生成语句、类属语句管理大型设计结构。
• Verilog 没有管理大型设计结构的语句。

运算能力

• 主要运算符相同； 
• Verilog HDL有一元归约运算符，使用简洁方便。 

参数化能力

• VHDL用类属（Generic）语句传递参数；
• Verilog 实例化时使用参数重载，覆盖缺省值。
  

VHDL的参数化例子

Verilog的参数重载－例子

Verilog HDL与VHDL的比较（3）

生成重复结构的能力

• VHDL有生成语句（Generate），生成由大量相同单元构成的模块；
• Verilog没有对应的语句。

数据类型

• VHDL含有大量的内置数据类型和用户自定义类型，有利于系统的抽象建模；
• Verilog 数据类型都是语言内置的，有多种net类型，有利于描述系统的物理结构。

 

Verilog HDL与VHDL的比较（4）

设计的可重用性

• VHDL具有库和程序包的概念，可以方便的重用已有的模块；
• Verilog没有库和程序包的概念，使用include来包含已有的一些设计文件。

编码效率

• VHDL数据类型要求严格，必须精确定义和匹配；
• Verilog通过自动扩展和截短，可以较灵活的赋值，因而程序简洁，效率较高。

 

Verilog HDL与VHDL的比较（5）

其他：

• 易学易用性：
  VHDL语法规范，规则复杂，代码要求严格；
  Verilog设计灵活，与C类似，入门较容易；
  要生成高质量的系统，都不容易。
• 程序可读性：
  VHDL语言规范严谨，可读性较好；
  与C类似，可读性也较好；
  可读性与设计人员的编码风格有较大关系。
• …………

 

IEEE标准的硬件描述语言

• VHDL ： IEEE 1076 （1987，1993）
• Verilog HDL ： IEEE 1364 （1995，2001）
  http://www.eda.org/
• SystemVerilog：IEEE 1800 （2005.11）
  http://www.systemverilog.org/
• SystemC ： IEEE 1666 （2005.12）
  http://www.systemc.org/
• ……
  
  
  

 

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