第4节 VHDL基本描述语句（1）

VHDL的基本设计单元

实体和结构体之间的关系

VHDL的基本描述语句

• 实体单元的功能 
  -- 结构体功能和结构描述 
  -- 各种基本描述语句的组合
  
• 并行语句
  --语句的执行顺序与其书写顺序无关，并发执行。
• 顺序语句
  --按照语句的书写顺序依次执行。

并行语句

• 实际的数字电路、数字系统中，有许多操作是并发执行的；
• VHDL作为一种广泛应用的硬件描述语言，应该能够描述数字系统中的各种操作和行为；
• 为了描述数字系统中的这种并发操作，VHDL提供了并行语句。
• VHDL的结构体由一个或多个并行语句构成；
• 并行语句的书写顺序不代表它们的执行顺序；
• 并行语句的执行顺序由它们的触发事件来决定。
• 在VHDL中，主要的并行语句有：
  --进程（Process）语句
  --块（Block）语句
  --并行信号赋值语句
  --并行过程调用语句
  --并行断言语句
  --元件例化语句
  --类属（Generic）语句
  --生成（Generate）语句

    进程语句

• VHDL中最重要、使用最频繁的结构体描述语句；
• 进程和进程之间是并行关系；
• 进程定义了一组连续执行的顺序语句。
• 基本格式：
  [进程标号：] PROCESS [（信号敏感表）] IS 〈说明区〉
  BEGIN 〈顺序语句〉
  END PROCESS [进程标号]；

    结构体的进程模型

• 对一个数字系统进行建模时，通常将数字系统描述成一个并发执行的多个进程所构成的网络模型；
• 构成网络模型的各个进程的执行是并发的，而进程内部的各个语句则顺序执行；
• 各个进程之间通过信号或共享变量进行通信。

• 进程的运行依赖于敏感表或WAIT参数的变化
  --敏感表等于在进程的最后隐性的加了WAIT语句；
  --进程可以有多个WAIT语句；
  --一个进程中不能既有敏感表又有WAIT语句。
  --敏感表：仿真 vs. 综合
  

块语句

• 由一组并行语句构成；
• 可多层嵌套；内层块语句可以使用外层块语句说明的子程序、类型、信号、元件等等；
• 可用Port和Port Map语句实现与外界的信号传递。
• 基本格式：
  [块标号：] BLOCK [保护表达式] 〈说明区〉
  BEGIN 〈并行语句〉
  END BLOCK [块标号]；

并行信号赋值语句

• 信号赋值语句在VHDL程序中由两种使用方式：
  --在进程内使用：顺序信号赋值语句；
  --在进程之外使用：并行信号赋值语句。
• 并行信号赋值语句：
  --并发信号赋值语句（基本信号赋值语句）
  --条件信号赋值语句
  --选择信号赋值语句

    基本信号赋值语句

条件信号赋值语句

选择信号赋值语句

选择信号赋值语句

 

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