测试分支文件可以像其它源文件那样以相同的方式加入到工程中。创建完成后，可以用它来运行仿真，其使用方式和前面使用的波形文件一样。在测试分支文件中定义仿真输入，对于创建大范围的仿真输入来说，更为简单，尤其是在时序输入信号方面。本章节中的练习，就需要你能够创建指定输入信号时序。在下一页中，会有本章练习可以使用的测试分支文件的一个样例。
一个VHDL测试分支文件是简单的实例-结构对，看起来和其他VHDL源文件类似。不同点就是实例表达式是空的（见下面的例子），且要仿真的VHDL源文件必须要作为一个器件并“实例化”。看完下面的例子，你可以创建一个合适的测试分支文件来仿真本章节中的练习。
通过选择测试分支源文件来“执行”测试分支文件，然后在process窗口选择simulation process(仿真菜单项)。
标准文件头部，包含库及封装定义；
在所有测试分支文件中都需要有的一个“空的”实例表达式。实例名称可以是任何合法的字符串；
需要测试的实例（EUT）必须要申明为器件。端口也必须要与EUT端口表达式匹配；
所有与实例端口管脚连接的信号也要申明为信号；
EUT必须要实例化。端口映射表达式将申明的信号映射到了EUT的端口管脚。一般使用匹配的信号和端口管脚名称；
定义输入仿真的表达式要放在过程表达式中，这样“wait”表达式就可以用来控制时间。
练习3。根据简化形式的逻辑等式写出一个4-输入，2-输出的VHDL电路描述。用波形编辑器创建仿真文件并对源文件进行仿真。创建仿真文件的方式和前面章节中基于原理图电路的方式一样。打印并提交你的VHDL源文件以及仿真输出。
练习4。创建第二个VHDL源文件来搭建用原理图描述的逻辑系统。创建并运行一个VHDL测试分支文件来仿真该源文件。打印并提交你的VHDL源文件，你的VHDL测试分支文件以及你的仿真输出结果。
练习5。创建第三个VHDL源文件来搭建用真值表描述其行为的逻辑电路，并为电路创建一个宏符号。创建一个原理图页面，并将符号加入到原理图中。使用波形编辑器仿真界面来仿真该原理图。打印并提交你的VHDL源文件，你的原理图，以及你的仿真输出结果。
