在VHDL中使用一个selected信号赋值表达式就可以很容易的描述一个7sd。Selected赋值表达式可以用来构造任何真值表，将功能输入放在关键词“when”的右边，相应的输出放在“when”的左边。如下图所示的例子中，输入和输出变量都是矢量，这就意味着它们表达的输入输出信号不止一个。在该例子中，ins表示一个2比特二进制数，outs表示一个4比特二进制数。

表达式的功能就是将ins的值与如图所示when语句中的值相比较：当when语句中的值与ins中的值相同时，输出变量outs就赋值为如图所示与ins相应的二进制值。因此，如果ins为“01”，那么outs就赋值为“1010”。注意，最后一行用“when other”语句代替了“when 11”。这样做的原因将在后面解释，在条件分支赋值语句中，在最后的赋值分支中使用“when other”是非常必要的。下面给出了七段译码器的VHDL代码。注意，四路输入（用于表示二进制数）已经组成了一个矢量，称为BIN，七段输出也组成了一个矢量，称为SEG_OUT。也要注意最后一行的“when other”语句。这条包含所有情况的语句，即使在意外的输入情况发生时，也能将值“0000001”赋给七段译码器的输出。在这个例子中，当输入端二进制码从1010到1111时，该条语句都会给输出赋值为“0000001”。