这一章节讨论逻辑信号在经过逻辑电路时的时间要素。到目前为止，我们还没有考虑过逻辑信号在经过逻辑门和信号线上时的时间要求。前面我们讨论时都认为逻辑门输出从0到1或是从到0都是即时发生的（即0延迟）。以后的讨论中，我们也都会认为对于输入响应，逻辑电路输出要么保持不变，要么即时改变为新值。这种简化的方法是合理的，因为通过这种方法我们可以把精力放在电路的逻辑特性上。但是现在，我们要讨论实时逻辑电路的行为，其中电平是不可能即时变化的。
在本章开始前，你应该：
熟悉各种组合逻辑电路，从基本的SOP和POS电路到更复杂的算术和逻辑设计；
能够在Xilinx ISE/WebPack工具中使用VHDL和/或原理图法设计和仿真结构性和行为性的电路；
能够将电路下载到Digilent板卡中；
熟悉算术电路和和比特-片设计方法。
完成本章节后，你应该：
轻松理解更复杂的设计问题；
理解正确分化设计的价值；
理解自顶向下和模块化设计方法各自的优势，并掌握二者的平衡；
理解电路延迟的来源；
能够分析一种组合电路并找出其输出是否会有逻辑噪声（或是“毛刺”）
