电子信号通过导体时大概是每纳秒传输8厘米（实际的传输速度要由导体的材料，尺寸以及其它外部因素来决定）。电子开关，比如逻辑电路中使用的FETs，一般需要几百皮秒的时间来打开和关闭。当开关打开时，它会在输出节点给电容充电，关闭时也一样需要放电，这一过程就需要消耗时间。所有的这些因素汇集起来就组成了一个这样的事实：所有的电子信号在逻辑电路中传输时都需要时间。换句话说，在数字电路中，处理信息是需要时间的。在信号传输时间中，处理时间的比例越少，那么与开关逻辑电路相关的传输延迟比例就越大。如果设计不好，传输延迟可能会导致逻辑电路很满而不能满足系统要求，或是系统彻底瘫痪。
一个简单的电路，其等效CMOS电路以及其时序图如下所示，其中关键的内部节点（N1）为高亮显示。如图所示，当C为高时B从低变为高，那么电路节点N1经过时间t1 后从高变为低。时间 t1就是与NAND（与非门）门相关的“传输延迟”。对于CMOS电路，传输延迟时间t1 标定了晶体管Q1对节点打开和从Vdd到GND放电时间。尽管在输出节点没有实际的电容，但与电路节点相关的所有信号线和FET连接都可以看作是一个简单的电容。这些“寄生”累积电容我们统一用c1 来表示。和其它所有电容一样，c1 不能即时的从Vdd变化到GND；传输延迟t1 标定了电容放电所要求的时间
在c1 电容放电时，N1上的电压会降低到非门的输入开关电压阀值以下，非门在传输延迟t3 后会驱动输出Y到‘1’。或门的传输延迟（t2 ）一般来说要比非门的长，不同的门会有不同的传输延迟。此外，给定的门上的延迟还和该门需要驱动的其它门数量和连接线数量有关。同样的，在已知电路中相同类型的门在不同情况下其传输延迟也会不一样。在已知的数字电路中，设计者一般更关心系统响应时间而不是独立的门延迟。在该电路中，系统响应时间TBX 和TBY 就是信号X和Y对于信号B改变的响应时间要求，如时序图的下部分所示。
驱动输出从0到1所需要的时间量是由输出节点有多少电容来决定的。在CMOS电路中，已知输出节点的电容又是由与该输出门连接的下一级门输入数量决定的（比如，在上面的电路中，节点A驱动一个门输入，而节点N1驱动两个）。我们可以初步估算一下，输出节点所需要驱动的下一级门数量和该输出节点翻转所需要的时间之间有一个线性的关系。这就是说，如果一个输出节点要驱动两个下一级门输入，它从0变化到1所需要的时间为X，那么驱动4个门输入的同类型门从0到1变化就需要时间2X。
不同的电路搭建工艺就会有不同的延迟。比如，用现代FPGA搭建的电路其延迟就要小于用5年前FPGA搭建的电路。同样的，用FPGA搭建的电路延迟要小于分立器件所搭建出的电路。使用最复杂的工艺可以达到最小的延迟（10ps级），这些工艺使用在大量销售的“全自主”芯片中（如奔腾处理器），或是使用在需要最高性能的指定应用中（比如高精密仪器）。但不管什么样的工艺，在器件制造过程中各种因素都会影响电路延迟，所以不可能有两个器件具有相同的延迟，即使它们从同意生产线上下来。此外，当电路暴露在不同的环境下，延迟也会改变-在不同的电路节点上，温度和供电电压是改变延迟的最主要因素。
