数字系统导论实验
数字系统导论实验由数字逻辑，触发器，PAL（可编程阵列逻辑）,计数器,时序,同步,有限状态机，和微控制系统的演讲和实验组成。希望学生能设计和实现他们选择的最终项目：游戏，音乐，数字滤波器,图像等等。本课程需要广泛的应用VHDL来描述和实现数字逻辑设计。• 系美国麻省理工学院(MIT)电气工程与计算机科学系教学课程 • 由中国开放教育资源协会(CORE)委托大连理工大学教师翻译及沈阳航空工业学院副教授审校 • 左侧栏可查阅教学资源和测试习题 [ 阅读全文 ]

引导学生成为有能力设计和实现复杂数字系统的工程师 使用硬件描述语言（VHDL） 使用多种已有的集成电路实现 数字设计的先验经验不是必要的 需要具备电路的一些经验

基本概念（是与数字逻辑相关的…）这里的值（x和y）表示一些事物，如电压（是不是＋5伏特（1）或者零（0））？或者灯的开与灭？（也就是任意一个可被二值表示的事物）

低电平输出的容量 高电平输出的容量 低电平输入要求 高电平输入要求

在数字世界中，计数是非常重要的功能，可以有不同的方式实现。下图是使用下降沿触发T触发器的“行波”计数器。

VHDL：超高速集成电路描述语言：所有的VHDL文件都包括两个部分：结构体和实体 library 描述要参考的基本库的语句use 对大多数情况的许多重要项目建立定义，使用的时候“不予更改”

VHDL语句 并行语句 信号赋值 例化 When-Else With-Select-When Process(可以看作顺序语句的一个包) 顺序语句（必须在一个进程里） 信号赋值 If-Then-Elsif-Else Case-When

存在一种可能的时序冲突：如果我们在状态10如果u=1，我们停留在状态10如果u=0，我们回到状态01如果u=0，然后转换到1，我们还想停留在状态10但是如果u=0，然后转换到1，非常接近于时钟沿则D0从1到0的转换就相对于D1有延迟（一个门的延迟）而这就转到了一个未假定的状态

.存储器 .为设计装配“包” .设计过程讨论 .使用有限状态机的设计实例开发

布尔代数和基本逻辑：基本表达式（布尔代数规则，德摩根定理）规范型（积的和，和的积）最小表达式（MSP，MPS）简单表达式的卡诺图逻辑电路图的关系组合逻辑：TTL:电压和电流的电平同步和异步逻辑时序：组合延迟，时钟到Q，建立和保持时间总线机制：推挽输出，集电极开路，…

有关VHDL的更多细节和更多实例 移位寄存器（如同74LS194）

“并行”和“顺序”语句（令一个例子：计数器）另外一个例子：小型ALU资源用法的简要讨论

二进制算术：多数运算都是相似的 .“符号位”的使用（这就像数带有符号）-5＝ 10000101注意加法和减法稍微有点复杂（以及乘法和除法）。一般先去掉符号位，做运算，然后处理结果的符号位。 反码”：每一位取反。在这方面我们不作更多的讨论。.“二进制补码”：逐位取反，然后加1。

有限状态机（FSM）的层次： 我们将使用多重有限状态机建立一个控制系统。 次级有限状态机是由主有限状态机控制的（监督）。

数字滤波器音频（音乐，语音）输入来自波形发生器，麦克风，“boom box” 输出到示波器或者扬声器我们提供多种滤波器：你的实验箱能用开关提供16（4位）选一的选择

运放的使用 模拟电路利用负反馈来驱动+输入，使它表现出与-输入(几乎) 一样的电位。 跟随器和同相放大器电路 更多的模拟电路 反相放大器和差动输入放大器

最终项目 这是在“项目实验室”的“项目”

合成帧“帧”是单幅的图片（点）由许多线组成每幅帧都有同步脉冲（垂直同步）每条线都有同步脉冲（水平同步）亮度由正电压表示水平和垂直间隔都有消隐

更多的视频MC6847显示控制器 陈旧但是有用 所有的点可寻址 数字系统一侧

伺服系统的一些通用特性：它们是反馈电路自然频率是1＋G(s)H(s)的“零点” 如果这些零点在右半平面，系统是不稳定的 移相180度“负”反馈就变正了 在H(s)中加入积分器，能使稳态误差到零 但是高阶系统更可能有RHP零点 时间延迟和高增益导致RHP零点