ISE Design Suite涉及了FPGA设计的各个应用方面，包括逻辑开发、数字信号处理系统以及嵌入式系统开发等FPGA开发的主要应用领域，主要包括ISE Foundation、嵌入式开发套件（EDK）、System Generator、AccelDSP综合工具、ChipScope Pro分析仪、PlanAhead设计和分析工具等组成部分，其完整的开发功能如图3-1所示。

图3-1 ISE Design Suite的完整功能

3.2.1 ISE Foundation
ISE Foundation软件是Xilinx公司推出的FPGA/CPLD集成开发环境，不仅包括逻辑设计所需的一切，还具有大量简便易用的内置式工具和向导，使得I/O分配、功耗分析、时序驱动设计收敛、HDL仿真等关键步骤变得容易而直观。
 
ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。

（1）设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（ISE Text Editor），用于原理图编辑的工具ECS（Engineering Capture System），用于生成IP Core的Core Generator，用于状态机设计的StateCAD以及用于约束文件编辑的Constraint Editor等。

（2）综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌Mentor Graphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。

（3）仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDL Bencher，同时又提供了使用Model Tech公司的Modelsim进行仿真的接口。

（4）实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。

（5）下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件；还包括了ImPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA芯片中去。

使用ISE进行FPGA设计的各个过程可能涉及到的设计工具如表3-1所示。

表3-1 ISE设计工具表

3.2.2 EDK开发工具
嵌入式系统包括硬件开发和软件开发两部分，因此嵌入式开发工具指可生成硬件平台，并能编辑、编译、链接、加载和调试高级编程语言（通常是C或C++），最终将其运行在处理器引擎上的综合开发工具。EDK就是Xilinx公司推出的基于FPGA的嵌入式开发工具，包括了嵌入式硬件平台开发工具（Platform Studio）、嵌入式软件开发工具（Platform Studio SDK）、嵌入式 IBM PowerPC硬件处理器核、Xilinx MicroBlaze软处理器核、开发所需的技术文档和IP，为设计嵌入式可编程系统提供了全面的解决方案。
 
EDK 10.1版还包括了最新的IP内核以优化系统设计。同时还包括了SPI、DDR2、DMA、PS2和支持SGMII 的三模式以太网 MAC等外设，FlexrayTM外设选项，以及用于DMA的PCI Express驱动支持。改进后的多端口存储器控制器以及存储器接口生成器（MIG）工具为存储密集应用提供了更为强大和丰富的接口选择。此外，对软核处理器MicroBlaze的内核IP进一步优化和更新，从而可以提供更大的缓存接口灵活性。
 
此外，在利用Virtex-5 FXT平台进行嵌入式处理系统架构开发和编程的过程中，EDK 10.1对其进行了进一步的简化。首先，添加了自动设计向导，为设计人员实施高性能128位处理器局域总线（PLB）提供了一步步的指导，使得配置支持共享式和点到点系统连接非常简便。其次，提供了新的辅助处理器单元控制器（APU）工具，对PowerPC 440处理器模块提供协处理支持。APU还可以用来建立与高速PFGA硬件的直接接口，完成PowerPC 440处理器代码映射并提供支持软件和硬件优化的分析。

3.2.3 DSP工具
目前的FPGA芯片不再扮演胶合逻辑的角色，而成为数字信号处理系统的核心器件。在芯片内，不仅包含了逻辑资源，还有多路复用器、存储器、硬核乘加单元以及内嵌的处理器等设备，并且还具备高度并行计算的能力，使得FPGA已成为高性能数字信号处理的理想器件，特别适合于完成数字滤波、快速傅立叶变换等。但遗憾的是，FPGA并未在数字信号处理领域获得广泛应用，主要原因就是：首先，大部分DSP设计者通常对C语言或MATBLAB工具很熟悉，却不了解硬件描述语言VHDL和Verilog HDL；其次，部分DSP工程师认为对HDL语言在语句可综合方面的要求限制了其编写算法的思路。基于此，Xilinx公司推出了简化FPGA数字处理系统的集成开发工具DSP Tools，快速、简易地将DSP系统的抽象算法转化成可综合的、可靠的硬件系统，为DSP设计者扫清了编程的障碍。DSP Tools主要包括System Generator和Accel DSP两部分，前者和Mathworks公司的Simulink实现无缝链接，后者主要针对c/.m语言。

1．System Generator
System Generator是Xilinx公司的系统级建模工具，在很多方面扩展了MathWorks公司的Simulink平台，提供了适合硬件设计的数字信号处理（DSP）建模环境，加速、简化了FPGA的DSP系统级硬件设计。System Generator提供了系统级设计能力，允许在相同的环境内进行软、硬件仿真、执行和验证，并不需要书写HDL代码。此外，System Generator工具还能完成高级提取，自动编译生成FPGA代码，也可通过低级的提取，对FPGA的底层资源进行访问，从而实现高效率FPGA设计构建。目前，基于System Generator的设计方法已在复杂系统实现中展现了强大的潜能，必将成为未来流行的FPGA开发技术之一。
2．Accel DSP
AccelDSP是一款第三方综合软件，可将MATLAB浮点算法转换成为可综合RTL代码。 Xilinx AccelDSP是目前业界唯一能够将MATLAB浮点算法转换成为可综合RTL代码的开发工具。该工具可自动地进行浮点-定点转换，生成可综合的VHDL或Verilog代码，并创建用于验证的测试平台，同时还可以生成定点C++模型或由MATLAB算法得到System Generator块。AccelDSP综合工具是Xilinx XtremeDSP解决方案的重要组成部分。AccelDSP产品体系由两个主要模块构成：AccelDSP综合器和AccelWare IP。 其中，AccelDSP综合器是一个综合和验证的环境，可以自动将MATLAB浮点代码转换成为定点代码，然后生成可综合的VHDL或Verilog代码，为设计者提供了验证算法和实现算法的功能。

3.2.4 ChipScope Pro
逻辑分析仪（Logic Analyzer）是FPGA调试阶段不可缺少的工具，但是传统逻辑分析仪有两个弊端：首先价格昂贵；其次需要使用大量探头，不仅不合实际且操作麻烦。Xilinx公司为了解决用户的这两个难题，推出了在线逻辑分析仪（ChipScope Pro），通过软件方式为用户提供稳定和方便的解决方案。该在线逻辑分析仪不仅具有逻辑分析仪的功能，而且成本低廉、操作简单，因此具有极高的实用价值。ChipScope Pro既可以独立使用，也可以在ISE集成环境中使用，非常灵活，为用户提供方便和稳定的逻辑分析解决方案，支持Spartan和Virtex全系列FPGA芯片。
 
ChipScope Pro将逻辑分析器、总线分析器和虚拟 I/O小型软件核直接插入到用户的设计当中，可以直接查看任何内部信号或节点，包括嵌入式硬或软处理器。信号在操作系统速度下或接近操作系统速度下被采集，并从编程接口中引出，再将采集到的信号通过ChipScope Pro逻辑分析器进行分析，从而为设计解放了更多的引脚。利用FPGA的可重编程性能，可以在几分钟或几小时内确定设计问题并修改设计；内置的软件逻辑分析器可以用来识别设计问题并进行调试，包括高级触发、过滤和显示选项，无需重新综合即可改变探针指向；可利用远程控制（从办公室到实验室，或在全球范围内）通过互联网连接进行调试；此外还包括Agilent科技推出的、用于实现功能强大的验证功能的逻辑分析器可选配件，可以探测包括从FPGA内部到板上任何地方的交叉互联信号。

3.2.5 PlanAhead
PlanAhead工具简化了综合与布局布线之间的设计步骤，能够将大型设计划分成较小的、更易于管理的模块，并集中精力优化各个模块。此外，还提供了一个直观的环境，为用户设计提供原理图、平面布局规划或器件图，可快速确定和改进设计的层次，以便获得更好的结果和更有效地使用资源，从而获得最佳的性能和更高的利用率，极大地提升了整个设计的性能和质量。PlanAhead的主要功能包括：

1．轻松实现引脚规划的PinAhead技术
PlanAhead包含PinAhead技术，可以帮助用户更好地处理引脚分配的复杂性问题。PinAhead提供了一个以全自动或半自动方式将I/O端口分配到物理封装引脚上的环境。

2．整合了ExploreAhead
ExploreAhea是一种实现探索工具，通过管理多个实现运行。ExploreAhead允许用户根据他们指定的策略或者作为工厂默认方法发售的预定策略，执行多个实现操作。在Linux环境下，ExploreAhead具有在远程主机上运行设计的能力。
 
3．可完成基于模块的增量设计
PlanAhead提供了层次化、基于模块的、模块化和增量设计方法，让设计者只需改变一部分设计，而保持其它部分的完整性，从而缩短了设计迭代。即使是在经常改动的情况下，它也能让用户保持所需的性能。
 
4．提高设计的信号完整性
PlanAhead提供了检查加权平均SSO（WASSO）分析限制的功能。这使得设计者能够更轻松地限制FPGA输出处的触地反弹数量，并能够防止发生FPGA引起的其它器件的操作失误。

5．支持部分重配置
PlanAhead简化了针对部分重配置的、功能强大但复杂的设计流程。部分重配置是一种独特的方法，可以在静态部分仍然工作的情况下改变设计的动态部分。部分重配置可以让用户减小设计的尺寸、重量、成本和功耗。
 
6．基于TimeAhead的延时估计
TimeAhead是一种灵活的、集成到PlanAhead中的时序分析器，它让用户在进行布局和布线之前就可以估计布线延迟。采用基于PlanAhead模块的方法，可在完成布局和布线的同时，提高时序估计的准确度。

 

 

<上一节 下一节>