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FPGA的三个时代:可编程技术30年回顾(二)

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发表于 2018-1-9 23:45 | 显示全部楼层 |阅读模式
七、插曲:FPGA 钟形容量曲线

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图8. FPGA市场的增长

图8中的钟形曲线表示ASIC应用程序的大小分布的直方图。某个时候的FPGA容量是X轴上的一个点,用竖条表示。条形图左侧的所有应用程序都是可以由FPGA来处理的应用程序,因此FPGA的可寻址市场是条形图左侧曲线下方的阴影区域。在扩展阶段,摩尔定律的FPGA容量增加了,所以吧移到了右边。当然,应用程序的整个钟形曲线也向右移动,但应用程序大小的增长速度比FPGA容量增长要慢。结果,代表FPGA的条形图相对于设计的分布迅速地移动。由于FPGA解决了曲线的低端问题,因此即使可用容量略有增加,也承认了大量的新应用。在扩展阶段,FPGA容量覆盖了现有设计的不断增长的一小部分,并逐渐成为解决大部分ASIC应用的技术。

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图9.设计差距 来源:Synopsys,Gartner,VLSI Technology,Xilinx。

从1990年代后期在EDA供应商中流行的“设计差距”幻灯片中也可以看出这种增加的适用性(图9)。按照摩尔定律,ASIC和FPGA的容量在增长:ASIC以每年59%的速度增长,FPGA以每年48%的速度增长。观察到的平均ASIC设计开始增长速度要慢得多,每年只有25%。因此,FPGA容量在2000年达到了平均的ASIC设计规模,但是对于一个大的(昂贵的)FPGA。但到了2004年,预计10美元的FPGA将满足ASIC的平均要求。在二十一世纪初,这个交叉点进一步发展,因为FPGA解决了ASIC市场的低端问题,而这些小型设计成为了FPGA设计。平均ASIC设计尺寸计算中不再包含小型设计,从而在新的千年中平均ASIC设计尺寸大幅增加。今天,由于FPGA几乎成功吸收了ASIC业务的整个低端市场,所以平均ASIC比图9所显示的要大得多。

八、扩张阶段回顾

通过扩张阶段,摩尔定律迅速提高了FPGA的容量,导致了对设计自动化的需求,并允许更长的互连分段。过于高效的架构,无法有效自动化简单地消失。 SRAM器件首先开发新的工艺技术并主导业务。由于FPGA器件容量的增长速度超过了应用的需求,FPGA正在侵蚀ASIC领域。用户不再要求使用多FPGA分区软件:设计有时适合于现有的FPGA。

随着FPGA越来越流行,EDA公司开始为他们提供工具。然而,EDA公司的提议被怀疑。 FPGA退伍军人已经看到PLD供应商如何通过交出软件而失去对其创新的控制。他们拒绝让这种情况发生在FPGA领域。此外,主要的FPGA公司担心客户可能会依赖外部EDA公司的工具。如果发生这种情况,EDA公司可以通过软件工具价格有效地提升FPGA NRE。这将削弱FPGA的价值主张,将交叉点转回到较低的交易量。一些重要的FPGA-EDA联盟是在合成域V中由定义体系结构的物理设计工具进行的。尽管联盟,FPGA公司保持竞争力的项目,以防止依赖的可能性。在扩展阶段,FPGA供应商发现自己与ASIC技术和EDA技术竞争。

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图10. 赛灵思市场营销,图片由Xilinx提供。

九、插曲:XILINX的市场

到20世纪90年代后期,扩展阶段在FPGA业务中得到了很好的理解。 FPGA供应商正在积极寻求处理技术,以解决其尺寸,性能和容量问题。 每一代新工艺都带来了许多新的应用。 图10中的幻灯片摘自2000年Xilinx市场推广演示。当时可用的最大的FPGA Virtex 1000被描述为左下角的小黑色矩形。 幻灯片显示,扩张阶段将继续有增无减,在接下来的五年里,把城门数量增加到5000万。 尽管摩尔定律坚定不移,但这并没有发生。 在下面的章节中,我们将研究真正发生的事情和原因。

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图11. FPGA可寻址市场的增长正在缩小。

十、累积阶段, 2000–2007.

在新千年的开始,FPGA是数字系统的通用组件。容量和设计规模不断扩大,FPGA在数据通信行业中发现了巨大的市场。二十一世纪初的网络泡沫造成了对低成本的需求。硅片制造的成本和复杂性日益增加,消除了“临时”的ASIC用户。定制芯片对于一个小团队来说成功执行风险太大了。当他们看到他们可以将他们的问题融入到FPGA中时,他们就成了FPGA的客户。

就像在扩张阶段一样,摩尔定律的必然步伐使FPGA变得更大。现在他们比典型的问题大。有能力比所需要的要多,没有什么不好的,但是也没有什么特别的美德。结果,客户不愿意为最大的FPGA支付高额的费用。

仅仅增加产能也不足以保证市场的增长。再看图11,FPGA钟形曲线。由于FPGA容量通过了平均设计尺寸,钟形曲线的峰值,容量的增加承认逐渐减少的应用。几乎可以保证在扩张时期获得成功的产品的尺寸,在接下来的几年里,吸引越来越少的新客户。

FPGA供应商通过两种方式解决了这一挑战。对于低端市场,他们重新关注效率,并生产低容量,低性能的“低成本”FPGA产品系列:Xilinx的Spartan,Altera的Cyclone和Lattice的EC / ECP。

对于高端市场,FPGA供应商希望能够让客户更容易地填满他们宽敞的FPGA。他们为重要功能制作了软逻辑(IP)库。这些软逻辑功能中最值得注意的是微处理器(Xilinx MicroBlaze和Altera Nios),存储器控制器和各种通信协议栈。在以太网MAC在Virtex-4的晶体管上实现之前,它是作为Virtex-II的软核心在LUT中实现的。 IP组件的标准接口消耗了额外的LUT,但与节省设计工作量相比,效率不高。

大型的FPGA比一般的ASIC设计更大。到2000年代中期,只有ASIC仿真器需要多芯片分区器。更多的客户有兴趣在一个单一的FPGA上聚合多个可能不相关的组件。赛灵思推出了“互联网可重构逻辑”和FPGA区域划分,允许功能单元动态插入可编程逻辑资源的一个子集。

设计的特点在2000年代发生了变化。大型FPGA承认大型设计是完整的子系统。 FPGA用户不再只是简单地实现逻辑;他们需要他们的FPGA设计来遵守系统标准。这些标准主要是信号和协议的通信标准,用于连接外部组件或在内部组件之间通信。由于FPGA在计算密集型应用中的作用越来越大,处理标准也开始适用。随着FPGA成长为客户整体系统逻辑的一小部分,其成本和功耗也相应增长。这些问题比扩张阶段变得更为重要。

遵循标准,降低成本和降低功耗的压力导致了架构战略的转变,从简单地增加可编程逻辑和乘以摩尔定律,如在扩展阶段所做的,到添加专用的逻辑块。这些模块包括大存储器,微处理器,乘法器,灵活的I / O和源同步收发器。由专门设计的晶体管而不是ASIC门构成,它们通常比ASIC的实现效率更高。对于使用它们的应用程序,他们减少了可编程性的面积,性能,功耗和设计工作量。

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图12.赛灵思市场营销 图片由Xilinx提供。

其结果是“平台FPGA”,从2005年的赛灵思营销幻灯片中捕获到,如图12所示。与图10相比较,不再是数百万门的消息,而是预定义的,性能专用块。甚至“门”这个词也从幻灯片中消失了。这个FPGA不仅仅是LUT,触发器,I / O和可编程路由的集合。它包括乘法器,RAM块,多个Power-PC微处理器,时钟管理,千兆速率源同步收发器和位流加密,以保护设计的IP。 FPGA工具不断增长,以实现这一不断增长的实施目标。

为了减轻使用新功能和满足系统标准的负担,FPGA供应商提供了逻辑发生器,通过将其专用功能和软逻辑相结合来构建目标功能。软逻辑的生成器和库为软核和强化处理器上的外设提供了CoreConnect,AXI和其他总线的接口。他们还构建了围绕串行收发器的固定功能物理接口的总线协议逻辑。 Xilinx系统生成器和Altera DSP Builder自动化了DSP系统的大部分组装,由固定功能和LUT组合而成。为了简化微处理器系统的创建,赛灵思提供了嵌入式设计套件(EDK),而Altera则发布了其嵌入式系统设计套件(ESDK)。这些功能的演示包括在FPGA处理器上运行的FPGA,在FPGA架构中进行视频压缩和解压缩。

但是,那些不需要固定职能的积累年龄的客户是什么呢?对于不需要Power-PC处理器,存储器或乘法器的客户来说,该块的面积被浪费了,有效地降低了FPGA的成本和速度。起初,FPGA供应商试图确保这些功能可以用于逻辑,如果他们不是主要用途的需要。他们提供了“大型LUT映射”软件,将逻辑移入未使用的RAM块。赛灵思发布了“超级控制器”,将状态机映射到Virtex-II Pro中硬化Power-PC的微处理器代码。但是这些措施最终被认为是不重要的。这表明我们距离发明阶段还有多远,FPGA供应商和客户都只是接受了浪费的领域。 Xilinx副总裁表示,他将在FPGA上提供四个Power-PC处理器,并不关心客户是否使用其中任何一个。我们给他们免费的处理器。


表1 FPGA上选定专用逻辑

十一、插曲:所有阶段都如此

积累的阶段并不是独一无二的,正如增加设备的能力并不是独特的扩张阶段或独特的发明阶段的建筑创新。 在发明阶段,门,路由和三态总线是可用的,而算术,内存和专用I / O出现在扩展阶段(表1)。 在FPGA的各个阶段都增加了专用的模块,这充分表明它们将继续在多样性和复杂性方面发展。 一般来说,成功的专用功能本质上是通用的,使用可编程LUT和互连的灵活性来定制功能。 尝试生产针对特定领域或特定应用的FPGA尚未证明是成功的,因为它们失去了FPGA经济所依赖的批量生产的优势。 当然,直到“积累阶段”才引起了“通信FPGA”的兴起。

十二、累积阶段回顾

A.应用


“积累阶段”中FPGA的最大变化是目标应用程序的变化。 FPGA业务不是从通用的ASIC替代发展而是由通信基础设施的采用。 像Cisco这样的公司使用FPGA来定制数据路径,以便通过交换机和路由器转发大量的互联网和打包语音流量。 他们的性能要求消除了标准微处理器和阵列处理器,单位体积在FPGA交叉点内。 新的网络路由架构和算法可以在FPGA中快速实施并在现场进行更新。 在“积累阶段”,通信行业的销售额迅速增长,超过FPGA业务的一半。

当然,这一成功使得主要FPGA制造商为通信行业定制FPGA。通信专用FPGA集成了高速I / O收发器,数千个专用高性能乘法器,能够在不牺牲吞吐量的情况下制作大量数据路径和深度流水线。为了更好地满足通信应用需求而添加的专用块和路由减少了可用的通用逻辑区域。到2000年代末,FPGA不像通用数据路由引擎那样通用ASIC替代。随着多核处理器和通用图形处理器单元(GPGPU)的出现,FPGA仍然是高吞吐量,实时计算的首选。同时,FPGA保持其通用性。 FPGA逐位可编程能力确保了它们在包括控制和汽车系统在内的广泛应用中的持续使用。

B. 摩尔定律


经典的Dennard缩放,同时在成本,容量,功耗和性能方面进行了改进,在2000年代中期结束。 后来的技术世代仍然在容量和成本方面进行了改进。 电力也在不断改善,但与性能之间有着明显的折衷。从一个技术节点到下一个技术节点的性能收益是适度的,并且与节能相抵消。 这种效应在图1中的性能增长放缓中表现得很明显。这些折衷也推动了功能的积累,因为如在扩展阶段那样简单地依赖于工艺技术的缩放并不足以改善功率和性能。逻辑强化提供了必要的改进。

我们现在将步入FPGA的下一个阶段,那么下一个阶段是什么呢?


图13.按全球流程节点估算的芯片设计成本。数据:赛灵思和Gartner,2011。

十三、目前阶段:不再是可编程逻辑

在积累阶段结束之前,FPGA不是门阵列,而是集成了可编程逻辑的累积模块集合。他们仍然是可编程的,但不限于可编程逻辑。在累积阶段获得的可编程性的额外维度增加了设计负担。设计工作是FPGA与ASIC竞争的一个优势,与新近到来的多核处理器和GPU竞争是一个劣势。

FPGA开发者继续承受着压力。 2008年开始的经济放缓继续推动降低成本的愿望。这种压力不仅体现在降低功能价格的要求上,而且体现在降低使用这些设备的成本的低功耗上。后Dennard缩放处理技术未能实现新工艺技术在过去几十年中所带来的成本,容量,性能,功耗和可靠性方面的巨大并发利益。特别需要关注的是权力和绩效之间的权衡。怎么办?

A.应用


在积累阶段,20世纪80年代把定制设备推向市场的ASIC公司正悄然消失。当然,定制插座专用ASIC器件仍然存在,但仅限于具有非常大的体积或极端操作要求的设计。 FPGA是否打败了他们?好吧,部分。在2000年代,ASIC NRE收费对于大多数应用来说太大了。这可以在图13中看到,其中开发成本以百万美元绘制在技术节点上。定制设备的开发成本达到几十亿美元。一家将20%的收入用于研发的公司需要从芯片销售中获得5亿美元的收s入,以此来支付亿元的开发成本。 FPGA交叉点达到了数百万个单位。有很少的芯片可以销售,特别是微处理器,存储器和手机处理器。伴随着另一次经济衰退,销售不确定性和新产品收入的长期交易,结果是不可避免的:如果应用程序需求可以通过可编程器件满足,则可编程逻辑是首选解决方案。 FPGA的优势从最初的阶段起依然在运行:通过共享开发成本降低总体成本。

ASIC并没有消亡。 ASIC通过以应用特定标准产品(ASSP)片上系统(SoC)器件的形式增加可编程性而存活并扩展。 SoC结合了一系列固定功能模块和一个微处理器子系统。通常为特定应用领域选择功能块,如图像处理或联网。微处理器控制数据流,并允许通过编程以及现场更新进行定制。 SoC为硬件解决方案提供了结构,编程微处理器比设计硬件更容易。利用FPGA的优势,可编程ASSP器件服务于更广泛的市场,更广泛地分摊其开发成本。构建ASSP SoC的公司成为无晶圆半导体供应商,能够满足高开发成本所需的销售目标。

随着ASIC向SoC转移,可编程逻辑供应商开发了可编程SoC。这绝对不是在数据通信领域如此流行的数据吞吐量引擎,也不是门阵列。可编程系统FPGA是完全可编程的片上系统,包含存储器,微处理器,模拟接口,片上网络和可编程逻辑模块。这种新型FPGA的例子是Xilinx All-Programmable Zynq,Altera SoC FPGA和Actel / Microsemi M1。

B.设计工具


这些新的FPGA具有新的设计要求。最重要的是,它们是软件可编程的,也是硬件可编程的。微处理器并不是象“积累阶段”(Age of Accumulation)那样将简单的硬件模块放入FPGA中,而是包含一个带有高速缓存,总线,片上网络和外设的完整环境。捆绑软件包括操作系统,编译器和中间件:整个生态系统,而不是一个集成的功能块。一起编程软件和硬件增加了设计复杂性。

但这仍然是冰山一角。为了实现替代ASIC或SoC的目标,FPGA继承了这些器件的系统要求。现代FPGA具有功率控制,如电压调节和Stratix自适应体偏置。最先进的安全性是必需的,包括Xilinx Zynq SoC和Microsemi SmartFusion中的公钥加密技术。完整的系统需要混合信号接口来实现真实的接口。这些也监测电压和温度。所有这些都需要FPGA成为一个完整的片上系统,一个可信的ASSP SoC器件。因此,FPGA已经发展到逻辑门阵列通常不到面积的一半。一路上,FPGA设计工具已经发展到包含广泛的设计问题。 FPGA公司的EDA工程师数量与设计工程师的数量相当。

C.工艺技术


尽管在过去的三十年中,工艺规模一直在稳步持续发展,但摩尔定律对FPGA架构的影响在不同的阶段是截然不同的。为了在发明阶段取得成功,FPGA需要积极的架构和流程创新。

在扩张阶段,驾驶摩尔定律是解决不断增长的市场的最成功的方法。随着FPGA逐渐成为系统组件,它们被要求满足这些标准,网络泡沫破裂要求它们以更低的价格提供这些接口。 FPGA行业依靠工艺技术扩展来满足其中的许多要求。

自Dennard缩放结束以来,工艺技术的性能收益有限,无法达到功耗目标。每个工艺节点也提供了较少的密度改进。随着复杂工艺变得越来越昂贵,每个新节点中晶体管数量的增长减慢。一些预测声称,每个晶体管的成本将上升。像整个半导体行业一样,FPGA产业依靠技术扩展来提供改进的产品。如果改进不再来自技术扩展,那么它们从哪里来?

减缓工艺技术改进提高了新型FPGA电路和架构的可行性:回到发明阶段。但是这并不像回到1990年那么简单。这些改变必须在不降低FPGA的易用性的情况下进行。这个新阶段给FPGA电路和应用工程师带来了更大的负担。

D.设计努力


注意最后一节的重点是设备属性:成本,容量,速度和功耗。成本,容量和速度正是FPGA在20世纪80年代和90年代处于ASIC劣势的那些属性。然而他们兴旺起来。对这些属性的狭隘关注可能会被误导,就像ASIC公司在20世纪90年代对它们的狭隘关注导致他们低估了FPGA。尽管存在缺点,但可编程性给了FPGA一个优势。这种优势转化为风险更低,设计更简单。这些属性仍然有价值,但其他技术也提供可编程性。

设计工作和风险正在成为可编程逻辑中的关键要求。非常大的系统难以正确设计,需要设计师团队。组装复杂的计算或数据处理系统的问题促使客户找到更简单的解决方案。随着设计成本和时间的增加,它们成为FPGA的一个问题,如ASIC在20世纪90年代的ASIC NRE成本。从本质上讲,大的设计成本会破坏FPGA的价值主张。

就像30年前寻求定制集成电路的客户被ASIC吸引到FPGA一样,现在很多人都被多核处理器,图形处理器(GPU)和软件可编程应用特定标准产品(ASSP)所吸引。这些替代解决方案提供预先设计的系统软件,以简化到他们的映射问题。它们牺牲了易用性的可编程逻辑的一些灵活性,性能和功率效率。很明显,虽然有许多FPGA用户需要利用FPGA技术的极限,但是还有许多其他技术能力足够的人,但是由于使用这种技术的复杂性而使他们感到害怕。

设备的复杂性和能力促使设计工具的能力增加。现代的FPGA工具集包括从C,Cuda和OpenCL到逻辑或嵌入式微处理器的高级综合汇编。供应商提供的逻辑和处理功能库支持设计成本。工作的操作系统和管理程序控制FPGA SoC操作。 FPGA设计系统内置了团队设计功能,包括构建控制。一些功能是由供应商自己建立的,另一些则是不断增长的FPGA生态系统的一部分。

显然,可用性对于FPGA的下一个阶段至关重要。这种可用性是通过更好的工具,更高级的建筑,工艺技术的开发还是固定块的更多积累来实现的?最有可能的是,就像以前的每一个年龄都需要为每个年龄段做出贡献一样,所有的技巧都需要成功。还有更多。与其他阶段一样,FPGA的下一个阶段将只是在回顾中才会完全清楚。在整个年龄,期望看到历史悠久的好工程:从现有的技术生产出最好的产品。随着现有技术和“最佳”定义的不断变化,这一良好的工程将会完成。

十四、FPGA的未来

未来是什么?此后是什么阶段?我拒绝推测,而是发出一个挑战:记住Alan Kay的话:“预测未来的最好方法就是发明它。”


作者:半导体行业观察
出处:https://mp.weixin.qq.com/s/yWPeVsAxVDsKr8na5p6Riw

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