手把手教你在LV FPGA中优雅地使用Xilinx FIR 滤波器IP core

日期:2017-07-28 作者:佚名

对于NI很多专注于数据采集领域的客户来说,对采集到的信号在前端加入滤波功能是非常常见的需求。但是,可能由于他们对NI产品不够了解,不知道这部分功能完全可以由FPGA来完成,从而让NI错失应有的订单和机会。例如,客户原本的系统构建是在传感器与NI cDAQ之间再外加滤波电路。明了这个需求以后,我们完全可以向客户推荐具有FPGA终端的cRIO,这样的解决方案即简化了客户的系统构建方案,同时帮NI增加了销售额,两全其美!那么问题就来了,我们要如何在LV FPGA中实现一个靠谱的滤波器功能呢?

第一步:创建项目

创建任何一个具有FPGA终端的设备和LV 项目。本文中利用cRIO 9036为例。注:本文中所有内容均可以利用仿真模式实现,包括FPGA中的滤波器算法,读者可以在没有硬件资源的情况下模拟本文中的操作。实际体会IP CORE的使用。

第二步:生成滤波器系数文件“.coe”

在LabVIEW范例查找器中搜索:coe。并将:Export FIR Coefficients to Xilinx COE File.vi添加至项目的“我的电脑”终端下方,以待后续使用。(Coe是指coefficient,也就是系数。在Xilinx FIR滤波器中分为很多阶数,每一阶都对应一个系数。所以这个文件是用来存放滤波器系数的。)

这个vi的作用是用于后续生成Xilinx IP Core的配置过程中所需要用到的一个系数文件,其中的系数定义了滤波器的通带,阻带和采样率等信息。

打开这个vi,可以看到前面板上需要配置相关的使用信息,红圈圈出的两个部分是vi正常运行的必须文件,刚开始使用的时候,读者只需要在操作系统中创建两个空白的文件就可以了。

切换到程序框图,并双击打开红圈处的Express VI,它的作用是帮助用户快速设计滤波器。

Express VI配置界面:

在这个界面里,需要对滤波器的采样率,通带信息,阻带信息等进行配置。本文以一个通带为500kHz~1MHz,阻带为0~250kHz,1.25MHz以上的滤波器为例。红圈中显示配置相关信息,绿圈中为生成滤波器的阶数也是系数个数。右边两幅图是所配置滤波器的频域响应图和零点极点分布图。完成配置后,运行该vi,会生成一个coe文件,可用记事本打开,看到里面有生成的滤波器系数。以待后续使用。

第三步:在LV FPGA中配置及使用Xilinx FIR滤波器IP Core

创建如图所示的两个FIFO,用于将滤波前的数据传给FPGA,将滤波后的数据传回给上位机。

下图中所示为本项目中的FPGA程序,红圈处为本文的主角:Xilinx FIR IP Core。可以看到,图中所示为7.2版本,因为此硬件中使用的是Xilinx K7系列FPGA,若为V5系列FPGA,程序中为5.0版本。配置和使用大同小异,本文不再赘述。绿圈处是SCTL的循环时钟源,推荐配置为与滤波器采样频率一致,简化后续使用。

图中FIFO与IP CORE的数据传输由“四线握手”实现有效数据的顺利传输,可参阅相关文档。

在下图所示位置可以找到Xilinx FIR IP Core

放到程序框图上后,双击对其进行配置。

点击Configure Xilinx IP,会打开Xilinx Vivado Customize IP环境。对滤波器进行配置

1)在Filter Options中,选择在第二步中生成的coe文件,vivado会自动加载文件内部信息。红圈处显示检测到的系数个数,左侧Frequency Response窗口中显示滤波器的频率响应。

2)在Channel Specification中,为滤波器配置采样率和时钟频率,都配值为之前预设的值10MHz。(笔者自己尝试过200MHz的采样率和时钟,这个IP也是可以工作的)

3)在Implementation页面中,coefficient options不需要用户修改,其系数信息直接从coe文件中读取得出。下方红圈住是输入数据的设置及输出数据的精度设置,也就是说你希望给滤波器提供什么数据类型,希望滤波器返回什么数据精度的结果。这里指的是Xilinx IP端的配置,后续还会讲到LabVIEW FPGA与Xilinx IP的接口配置,二者必须匹配,否则结果有错误。

在此,我们将输入数据配置为带符号的16位整形(I16),输出配置为截取小数部分后的整数结果(17位整数,0位小数)。

4)最后,在Summary 页面会显示你之前所做的所有配置,可以稍作记录,以备后续使用。

点击OK,Vivado需要一些时间来配置IP CORE。并且在项目所在的文件夹下方生成专用于存放此次生成的Xilinx IP CORE相关文件的文件夹。若后续需要移植代码至别处,必须将这个文件夹内的所有内容一同移植,否则LabVIEW FPGA中的节点将无法执行。

至此,Xilinx Vivado方面的配置完成,点击下一步,对LabVIEW FPGA接口进行配置。

在Page 2中为节点配置时钟信号,选择如下图中所示的aclk,这个时钟资源来自于刚才配置的Xilinx IP CORE。

下一步,再下一步,可以看到如下界面:

此处是配置Xilinx IP CORE与LabVIEW FPGA接口的页面,一定要与之前的设置配置为相同情况,否则你很难找到这个错误发生的地方,笔者是前车之鉴。

那么输入数据配置为I16,输出数据由于已经是17位整数,在LabVIEW中自动匹配为24位FXP。注意此处一定要记得之前配置的小数精度,比如0位小数的话,此处整数字长还是24位。如果小数位2位的话,此处整数字长应为22位。正确配置如下:

点击完成,IP节点配置完成。

最终程序如图,注意双向FIFO的数据类型需要配置为匹配滤波器数据类型,以免发生数据强制转换,带来错误的隐患。

第四步:测试滤波器性能

如下图所示,设计上位机程序,验证滤波器性能。

提供给FPGA一段多频率叠加的原始信号(采样率设置为10MHz),运行程序以后,返回的数据如下图所示:

可见,经过滤波器之后,原始数据仅有500kHz的频率成分被留下来,显示在右边的图中。

读者可以根据不同滤波器的配置来更改输入信号的频率成分,验证滤波器的性能。


作者: judyzhong

出处:http://xilinx.eetrend.com/article/11743

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